@InProceedings{SouzaDuar:2017:ImDeSb,
               author = "Souza, B{\'a}rbara Silva de and Duarte, Jos{\'e} Marcelo Lima",
          affiliation = "{Instituto Nacional de Pesquisas Espaciais (INPE)} and {Instituto 
                         Nacional de Pesquisas Espaciais (INPE)}",
                title = "Implementa{\c{c}}{\~a}o de um decodificador sbcda/argos em 
                         fpga",
                 year = "2017",
         organization = "Semin{\'a}rio de Inicia{\c{c}}{\~a}o Cient{\'{\i}}fica e 
                         Inicia{\c{c}}{\~a}o em Desenvolvimento Tecnol{\'o}gico e 
                         Inova{\c{c}}{\~a}o (SICINPE)",
                 note = "{Bolsa PIBIC/INPE/CNPq}",
             abstract = "Este trabalho est{\'a} inserido em um projeto para implementar em 
                         FPGA um decodificador para o sinal do Sistema Brasileiro de Coleta 
                         de Dados Ambientais (SBCDA). O objetivo do trabalho {\'e} 
                         contribuir no desenvolvimento do firmware do FPGA convertendo 
                         parte do modelo do algoritmo de decodifica{\c{c}}{\~a}o, 
                         desenvolvido em MatLab, em um modelo RTL (Register Transfer 
                         Level). A parte do algoritmo de decodifica{\c{c}}{\~a}o a ser 
                         convertida em RTL neste trabalho {\'e} a etapa de 
                         demodula{\c{c}}{\~a}o do sinal. Neste sentido, at{\'e} agora 
                         foram feitos c{\'o}digos HDL para implementar o modelo em RTL de 
                         algumas fun{\c{c}}{\~o}es de processamento digital de sinal que 
                         s{\~a}o usadas pelo demodulador, como o filtro CIC, o algoritmo 
                         CORDIC, um Loop-Filter, o oscilador controlado numericamente NCO e 
                         o controlador autom{\'a}tico de ganho AGC. Estes foram validados 
                         a partir de testbenches, que s{\~a}o c{\'o}digos usados na 
                         verifica{\c{c}}{\~a}o do design implementado, checando se o 
                         resultado obtido corresponde ao esperado. A estrat{\'e}gia para 
                         valida{\c{c}}{\~a}o adotada neste trabalho foi comparar a 
                         resposta do modelo RTL com a do modelo em MatLab para uma mesma 
                         sequ{\^e}ncia de entrada. Como atividades futuras, planeja-se 
                         integrar os RTL desenvolvidos para compor o demodulador e realizar 
                         simula{\c{c}}{\~o}es para validar o modelo em RTL do demodulador 
                         usando o modelo em MatLab como refer{\^e}ncia.",
  conference-location = "S{\~a}o Jos{\'e} dos Campos, SP",
      conference-year = "25-26 jul.",
             language = "pt",
           targetfile = "Souza_implementacao.pdf",
        urlaccessdate = "27 abr. 2024"
}